RISC-V Benchmarking

Art der Arbeit: Bachelorarbeit
Ansprechpartner: Alexander Dörflinger
Status der Arbeit: offen

Die RISC-V Implementierung „rocket-chip“ von Berkeley ist hoch konfigurierbar. Die Konfigurationsmöglichkeiten des Prozessors gehen von sehr klein und energieeffizient (für z.B. IoT Anwendungen) bis hin zu leistungsstark und Linux-fähig. Dabei können viele Parameter beeinflusst werden: Cache Größe und Organisation, Branch Prediction, ISA Erweiterungen. Rocket-chip bietet schon 4 fertige Konfigurationen (Tiny, Small, Medium, Big). Diese sollen in der Bachelorarbeit miteinander verglichen werden und weitere Varianten auf einem FPGA evaluiert werden. Hierbei soll der Einfluss von ISA Erweiterungen (z. B. M/F/D/A),  Data / Instruction Cache Größe, Branch Prediction (BTB / BHT / RAS) auf Performance und Ressourcen-Bedarf untersucht werden. Als Evaluationsboard wird hierbei das VCU118 mit einem Virtex-UltraScale+ FPGA von Xilinx genutzt [2]. Die Leistung soll mit dem Benchmark Coremark verglichen werden. Ressourcen-Bedarf und Energiebedarf können aus den Xilinx Vivado Reports extrahiert werden.

Voraussetzungen

  • Linux Kenntnisse
  • Verständnis über Digitale Schaltugen und Rechnerstrukturen
  • Hardwareprogrammierung (VHDL/Verilog) ist explizit nicht erforderlich

[1] https://chipyard.readthedocs.io/en/latest/Generators/Rocket.html

[2] https://www.xilinx.com/products/boards-and-kits/vcu118.html

 

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